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// SPDX-License-Identifier: GPL-2.0+ OR MIT
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/*
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* Copyright 2021 NXP
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* Generated code from MX8M_DDR_tool
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*/
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#include <linux/kernel.h>
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#include <asm/arch/ddr.h>
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/** CTL settings **/
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struct dram_cfg_param ddr_ctl_cfg[] = {
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{ 0x2e060000, 0xb00 }, /* 0 */
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{ 0x2e060028, 0x258100 }, /* 10 */
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{ 0x2e06002c, 0x17702 }, /* 11 */
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{ 0x2e060030, 0x5 }, /* 12 */
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{ 0x2e060034, 0x61 }, /* 13 */
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{ 0x2e060038, 0xce3f }, /* 14 */
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{ 0x2e06003c, 0x80e70 }, /* 15 */
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{ 0x2e060040, 0x5 }, /* 16 */
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{ 0x2e060044, 0x210 }, /* 17 */
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{ 0x2e060048, 0x19c7d }, /* 18 */
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{ 0x2e06004c, 0x101cdf }, /* 19 */
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{ 0x2e060050, 0x5 }, /* 20 */
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{ 0x2e060054, 0x420 }, /* 21 */
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{ 0x2e060058, 0x1010000 }, /* 22 */
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{ 0x2e06005c, 0x2011001 }, /* 23 */
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{ 0x2e060060, 0x2010000 }, /* 24 */
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{ 0x2e060064, 0x102 }, /* 25 */
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{ 0x2e060068, 0xa }, /* 26 */
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{ 0x2e06006c, 0x19 }, /* 27 */
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{ 0x2e060078, 0x2020200 }, /* 30 */
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{ 0x2e06007c, 0x160b }, /* 31 */
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{ 0x2e060090, 0x10 }, /* 36 */
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{ 0x2e0600a8, 0x8040614 }, /* 42 */
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{ 0x2e0600ac, 0x604 }, /* 43 */
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{ 0x2e0600b4, 0x40002 }, /* 45 */
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{ 0x2e0600c0, 0x2106 }, /* 48 */
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{ 0x2e0600c8, 0x8200016 }, /* 50 */
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{ 0x2e0600d4, 0xa0a0804 }, /* 53 */
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{ 0x2e0600d8, 0x4002432 }, /* 54 */
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{ 0x2e0600dc, 0xa0a0804 }, /* 55 */
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{ 0x2e0600e0, 0x4004864 }, /* 56 */
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{ 0x2e0600e4, 0x2030404 }, /* 57 */
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{ 0x2e060100, 0x1000000 }, /* 64 */
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{ 0x2e060120, 0x70000 }, /* 72 */
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{ 0x2e060124, 0x25000f }, /* 73 */
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{ 0x2e060128, 0x4a0078 }, /* 74 */
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{ 0x2e06012c, 0x4000f9 }, /* 75 */
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{ 0x2e060148, 0x5050101 }, /* 82 */
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{ 0x2e060398, 0x310040 }, /* 230 */
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{ 0x2e0603e8, 0x10000 }, /* 250 */
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{ 0x2e0603ec, 0x4010101 }, /* 251 */
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{ 0x2e0603f0, 0x1010000 }, /* 252 */
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{ 0x2e060400, 0x103 }, /* 256 */
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};
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/** PHY_F1 settings **/
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struct dram_cfg_param ddr_phy_f1_cfg[] = {
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{ 0x2e064008, 0x1030200 }, /* 2 */
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{ 0x2e064014, 0x3000000 }, /* 5 */
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||
|
{ 0x2e0659a4, 0x27f00 }, /* 1641 */
|
||
|
{ 0x2e0659a8, 0x1980000 }, /* 1642 */
|
||
|
{ 0x2e0659ac, 0x27fcc }, /* 1643 */
|
||
|
{ 0x2e0659b4, 0x27f00 }, /* 1645 */
|
||
|
{ 0x2e0659b8, 0x1980000 }, /* 1646 */
|
||
|
{ 0x2e0659bc, 0x27f00 }, /* 1647 */
|
||
|
{ 0x2e0659c0, 0x1980000 }, /* 1648 */
|
||
|
{ 0x2e0659c4, 0x27f00 }, /* 1649 */
|
||
|
{ 0x2e0659c8, 0x1980000 }, /* 1650 */
|
||
|
{ 0x2e0659cc, 0x27f00 }, /* 1651 */
|
||
|
{ 0x2e0659d0, 0x1980000 }, /* 1652 */
|
||
|
{ 0x2e0659d4, 0x20040003 }, /* 1653 */
|
||
|
};
|
||
|
|
||
|
/** PHY_F2 settings **/
|
||
|
struct dram_cfg_param ddr_phy_f2_cfg[] = {
|
||
|
{ 0x2e064168, 0x3020000 }, /* 90 */
|
||
|
{ 0x2e064170, 0xc043e42 }, /* 92 */
|
||
|
{ 0x2e064174, 0xf0c1701 }, /* 93 */
|
||
|
{ 0x2e064180, 0x187 }, /* 96 */
|
||
|
{ 0x2e064184, 0x3010203 }, /* 97 */
|
||
|
{ 0x2e064190, 0x3070307 }, /* 100 */
|
||
|
{ 0x2e064194, 0x3070307 }, /* 101 */
|
||
|
{ 0x2e064198, 0x3070307 }, /* 102 */
|
||
|
{ 0x2e06419c, 0x3070307 }, /* 103 */
|
||
|
{ 0x2e0641a0, 0x307 }, /* 104 */
|
||
|
{ 0x2e0641c8, 0x1bd0080 }, /* 114 */
|
||
|
{ 0x2e064568, 0x3020000 }, /* 346 */
|
||
|
{ 0x2e064570, 0xc043e42 }, /* 348 */
|
||
|
{ 0x2e064574, 0xf0c1701 }, /* 349 */
|
||
|
{ 0x2e064580, 0x187 }, /* 352 */
|
||
|
{ 0x2e064584, 0x3010203 }, /* 353 */
|
||
|
{ 0x2e064590, 0x3070307 }, /* 356 */
|
||
|
{ 0x2e064594, 0x3070307 }, /* 357 */
|
||
|
{ 0x2e064598, 0x3070307 }, /* 358 */
|
||
|
{ 0x2e06459c, 0x3070307 }, /* 359 */
|
||
|
{ 0x2e0645a0, 0x307 }, /* 360 */
|
||
|
{ 0x2e0645c8, 0x1bd0080 }, /* 370 */
|
||
|
{ 0x2e064968, 0x3020000 }, /* 602 */
|
||
|
{ 0x2e064970, 0xc043e42 }, /* 604 */
|
||
|
{ 0x2e064974, 0xf0c1701 }, /* 605 */
|
||
|
{ 0x2e064980, 0x187 }, /* 608 */
|
||
|
{ 0x2e064984, 0x3010203 }, /* 609 */
|
||
|
{ 0x2e064990, 0x3070307 }, /* 612 */
|
||
|
{ 0x2e064994, 0x3070307 }, /* 613 */
|
||
|
{ 0x2e064998, 0x3070307 }, /* 614 */
|
||
|
{ 0x2e06499c, 0x3070307 }, /* 615 */
|
||
|
{ 0x2e0649a0, 0x307 }, /* 616 */
|
||
|
{ 0x2e0649c8, 0x1bd0080 }, /* 626 */
|
||
|
{ 0x2e064d68, 0x3020000 }, /* 858 */
|
||
|
{ 0x2e064d70, 0xc043e42 }, /* 860 */
|
||
|
{ 0x2e064d74, 0xf0c1701 }, /* 861 */
|
||
|
{ 0x2e064d80, 0x187 }, /* 864 */
|
||
|
{ 0x2e064d84, 0x3010203 }, /* 865 */
|
||
|
{ 0x2e064d90, 0x3070307 }, /* 868 */
|
||
|
{ 0x2e064d94, 0x3070307 }, /* 869 */
|
||
|
{ 0x2e064d98, 0x3070307 }, /* 870 */
|
||
|
{ 0x2e064d9c, 0x3070307 }, /* 871 */
|
||
|
{ 0x2e064da0, 0x307 }, /* 872 */
|
||
|
{ 0x2e064dc8, 0x1bd0080 }, /* 882 */
|
||
|
{ 0x2e06509c, 0x33e }, /* 1063 */
|
||
|
{ 0x2e06549c, 0x33e }, /* 1319 */
|
||
|
{ 0x2e065878, 0x10703 }, /* 1566 */
|
||
|
{ 0x2e065964, 0x1342 }, /* 1625 */
|
||
|
};
|
||
|
|
||
|
/* ddr timing config params */
|
||
|
struct dram_timing_info2 dram_timing = {
|
||
|
.ctl_cfg = ddr_ctl_cfg,
|
||
|
.ctl_cfg_num = ARRAY_SIZE(ddr_ctl_cfg),
|
||
|
.pi_cfg = ddr_pi_cfg,
|
||
|
.pi_cfg_num = ARRAY_SIZE(ddr_pi_cfg),
|
||
|
.phy_f1_cfg = ddr_phy_f1_cfg,
|
||
|
.phy_f1_cfg_num = ARRAY_SIZE(ddr_phy_f1_cfg),
|
||
|
.phy_f2_cfg = ddr_phy_f2_cfg,
|
||
|
.phy_f2_cfg_num = ARRAY_SIZE(ddr_phy_f2_cfg),
|
||
|
.fsp_table = { 96, 528, 1056 },
|
||
|
};
|