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a092f33305
Add a new ddr script, defconfig for ND Configure the clock for ND mode changing A35 to 960MHz for OD mode Update NIC CLK for the various modes Introduce clock_init_early/late, late is used after pmic voltage setting, early is used in the very early stage for upower mu, lpuart and etc. Note: NIC runs at 324MHz, 442MHz has some random kernel hang issue with cpuidle enabled now. Reviewed-by: Ye Li <ye.li@nxp.com> Signed-off-by: Peng Fan <peng.fan@nxp.com>
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39 KiB
C
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C
// SPDX-License-Identifier: GPL-2.0+ OR MIT
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/*
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* Copyright 2021 NXP
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*
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* Generated code from MX8ULP_DDR_tool
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*/
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#include <linux/kernel.h>
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#include <asm/arch/ddr.h>
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/** CTL settings **/
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struct dram_cfg_param ddr_ctl_cfg[] = {
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{ 0x2e060000, 0xb00 }, /* 0 */
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{ 0x2e060028, 0x258100 }, /* 10 */
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|
{ 0x2e06002c, 0x17702 }, /* 11 */
|
|
{ 0x2e060030, 0x5 }, /* 12 */
|
|
{ 0x2e060034, 0x61 }, /* 13 */
|
|
{ 0x2e060038, 0xce3f }, /* 14 */
|
|
{ 0x2e06003c, 0x80e70 }, /* 15 */
|
|
{ 0x2e060040, 0x5 }, /* 16 */
|
|
{ 0x2e060044, 0x210 }, /* 17 */
|
|
{ 0x2e060048, 0x19c7d }, /* 18 */
|
|
{ 0x2e06004c, 0x101cdf }, /* 19 */
|
|
{ 0x2e060050, 0x5 }, /* 20 */
|
|
{ 0x2e060054, 0x420 }, /* 21 */
|
|
{ 0x2e060058, 0x1010000 }, /* 22 */
|
|
{ 0x2e06005c, 0x1011001 }, /* 23 */
|
|
{ 0x2e060060, 0x10000 }, /* 24 */
|
|
{ 0x2e060064, 0x102 }, /* 25 */
|
|
{ 0x2e060068, 0xa }, /* 26 */
|
|
{ 0x2e06006c, 0x19 }, /* 27 */
|
|
{ 0x2e060078, 0x2020200 }, /* 30 */
|
|
{ 0x2e06007c, 0x160b }, /* 31 */
|
|
{ 0x2e060090, 0x10 }, /* 36 */
|
|
{ 0x2e0600a4, 0x40c040c }, /* 41 */
|
|
{ 0x2e0600a8, 0x8040614 }, /* 42 */
|
|
{ 0x2e0600ac, 0x604 }, /* 43 */
|
|
{ 0x2e0600b0, 0x3090003 }, /* 44 */
|
|
{ 0x2e0600b4, 0x40002 }, /* 45 */
|
|
{ 0x2e0600b8, 0xc0011 }, /* 46 */
|
|
{ 0x2e0600bc, 0xb0509 }, /* 47 */
|
|
{ 0x2e0600c0, 0x2106 }, /* 48 */
|
|
{ 0x2e0600c4, 0xa090017 }, /* 49 */
|
|
{ 0x2e0600c8, 0x8200016 }, /* 50 */
|
|
{ 0x2e0600cc, 0xa0a }, /* 51 */
|
|
{ 0x2e0600d0, 0x4000694 }, /* 52 */
|
|
{ 0x2e0600d4, 0xa0a0804 }, /* 53 */
|
|
{ 0x2e0600d8, 0x4002432 }, /* 54 */
|
|
{ 0x2e0600dc, 0xa0a0804 }, /* 55 */
|
|
{ 0x2e0600e0, 0x4004864 }, /* 56 */
|
|
{ 0x2e0600e4, 0x2030404 }, /* 57 */
|
|
{ 0x2e0600e8, 0x5040400 }, /* 58 */
|
|
{ 0x2e0600ec, 0x80b0a06 }, /* 59 */
|
|
{ 0x2e0600f0, 0x7010100 }, /* 60 */
|
|
{ 0x2e0600f4, 0x4150b }, /* 61 */
|
|
{ 0x2e0600fc, 0x1010000 }, /* 63 */
|
|
{ 0x2e060100, 0x1000000 }, /* 64 */
|
|
{ 0x2e060104, 0xe0403 }, /* 65 */
|
|
{ 0x2e060108, 0xb3 }, /* 66 */
|
|
{ 0x2e06010c, 0x4a }, /* 67 */
|
|
{ 0x2e060110, 0x3fd }, /* 68 */
|
|
{ 0x2e060114, 0x94 }, /* 69 */
|
|
{ 0x2e060118, 0x803 }, /* 70 */
|
|
{ 0x2e06011c, 0x5 }, /* 71 */
|
|
{ 0x2e060120, 0x70000 }, /* 72 */
|
|
{ 0x2e060124, 0x25000f }, /* 73 */
|
|
{ 0x2e060128, 0x4a0078 }, /* 74 */
|
|
{ 0x2e06012c, 0x4000f9 }, /* 75 */
|
|
{ 0x2e060130, 0x120103 }, /* 76 */
|
|
{ 0x2e060134, 0x50005 }, /* 77 */
|
|
{ 0x2e060138, 0x8070005 }, /* 78 */
|
|
{ 0x2e06013c, 0x505010d }, /* 79 */
|
|
{ 0x2e060140, 0x101030a }, /* 80 */
|
|
{ 0x2e060144, 0x30a0505 }, /* 81 */
|
|
{ 0x2e060148, 0x5050101 }, /* 82 */
|
|
{ 0x2e06014c, 0x1030a }, /* 83 */
|
|
{ 0x2e060150, 0xe000e }, /* 84 */
|
|
{ 0x2e060154, 0x4c004c }, /* 85 */
|
|
{ 0x2e060158, 0x980098 }, /* 86 */
|
|
{ 0x2e06015c, 0x3050505 }, /* 87 */
|
|
{ 0x2e060160, 0x3010403 }, /* 88 */
|
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{ 0x2e060164, 0x4050505 }, /* 89 */
|
|
{ 0x2e060168, 0x3010403 }, /* 90 */
|
|
{ 0x2e06016c, 0x8050505 }, /* 91 */
|
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{ 0x2e060170, 0x3010403 }, /* 92 */
|
|
{ 0x2e060174, 0x3010000 }, /* 93 */
|
|
{ 0x2e060178, 0x10000 }, /* 94 */
|
|
{ 0x2e060180, 0x1000000 }, /* 96 */
|
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{ 0x2e060184, 0x80104002 }, /* 97 */
|
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{ 0x2e060188, 0x40003 }, /* 98 */
|
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{ 0x2e06018c, 0x40005 }, /* 99 */
|
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{ 0x2e060190, 0x30000 }, /* 100 */
|
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{ 0x2e060194, 0x50004 }, /* 101 */
|
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{ 0x2e060198, 0x4 }, /* 102 */
|
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{ 0x2e06019c, 0x40003 }, /* 103 */
|
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{ 0x2e0601a0, 0x40005 }, /* 104 */
|
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{ 0x2e0601a8, 0x2cc0 }, /* 106 */
|
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{ 0x2e0601ac, 0x2cc0 }, /* 107 */
|
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{ 0x2e0601b0, 0x2cc0 }, /* 108 */
|
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{ 0x2e0601b4, 0x2cc0 }, /* 109 */
|
|
{ 0x2e0601b8, 0x2cc0 }, /* 110 */
|
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{ 0x2e0601c0, 0x4e5 }, /* 112 */
|
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{ 0x2e0601c4, 0xff40 }, /* 113 */
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{ 0x2e0601c8, 0xff40 }, /* 114 */
|
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{ 0x2e0601cc, 0xff40 }, /* 115 */
|
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{ 0x2e0601d0, 0xff40 }, /* 116 */
|
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{ 0x2e0601d4, 0xff40 }, /* 117 */
|
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{ 0x2e0601dc, 0x1beb }, /* 119 */
|
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{ 0x2e0601e0, 0x200c0 }, /* 120 */
|
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{ 0x2e0601e4, 0x200c0 }, /* 121 */
|
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{ 0x2e0601e8, 0x200c0 }, /* 122 */
|
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{ 0x2e0601ec, 0x200c0 }, /* 123 */
|
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{ 0x2e0601f0, 0x200c0 }, /* 124 */
|
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{ 0x2e0601f8, 0x3815 }, /* 126 */
|
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{ 0x2e06021c, 0x5000000 }, /* 135 */
|
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{ 0x2e060220, 0x5030503 }, /* 136 */
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{ 0x2e060224, 0x3 }, /* 137 */
|
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{ 0x2e060228, 0x7010a09 }, /* 138 */
|
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{ 0x2e06022c, 0xe0a09 }, /* 139 */
|
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{ 0x2e060230, 0x10a0900 }, /* 140 */
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{ 0x2e060234, 0xe0a0907 }, /* 141 */
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{ 0x2e060238, 0xa090000 }, /* 142 */
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{ 0x2e06023c, 0xa090701 }, /* 143 */
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{ 0x2e060240, 0x101000e }, /* 144 */
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{ 0x2e060244, 0x40003 }, /* 145 */
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{ 0x2e060248, 0x7 }, /* 146 */
|
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{ 0x2e060264, 0x4040100 }, /* 153 */
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{ 0x2e060268, 0x1000000 }, /* 154 */
|
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{ 0x2e06026c, 0x100000c0 }, /* 155 */
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{ 0x2e060270, 0x100000c0 }, /* 156 */
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{ 0x2e060274, 0x100000c0 }, /* 157 */
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{ 0x2e06027c, 0x1600 }, /* 159 */
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{ 0x2e060284, 0x1 }, /* 161 */
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{ 0x2e060288, 0x2 }, /* 162 */
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{ 0x2e06028c, 0x100e }, /* 163 */
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{ 0x2e0602a4, 0xa0000 }, /* 169 */
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{ 0x2e0602a8, 0xd0005 }, /* 170 */
|
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{ 0x2e0602ac, 0x404 }, /* 171 */
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{ 0x2e0602b0, 0xd }, /* 172 */
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{ 0x2e0602b4, 0x1b0035 }, /* 173 */
|
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{ 0x2e0602b8, 0x4040042 }, /* 174 */
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{ 0x2e0602bc, 0x42 }, /* 175 */
|
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{ 0x2e0602c0, 0x35006a }, /* 176 */
|
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{ 0x2e0602c4, 0x4040084 }, /* 177 */
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{ 0x2e0602c8, 0x84 }, /* 178 */
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{ 0x2e0602d8, 0x40004 }, /* 182 */
|
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{ 0x2e0602dc, 0x30000914 }, /* 183 */
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{ 0x2e0602e0, 0x3030 }, /* 184 */
|
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{ 0x2e0602e4, 0x44440000 }, /* 185 */
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{ 0x2e0602e8, 0x19191944 }, /* 186 */
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{ 0x2e0602ec, 0x19191908 }, /* 187 */
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{ 0x2e0602f0, 0x4000000 }, /* 188 */
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{ 0x2e0602f4, 0x40404 }, /* 189 */
|
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{ 0x2e0602f8, 0x9140004 }, /* 190 */
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{ 0x2e0602fc, 0x30303000 }, /* 191 */
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{ 0x2e060304, 0x19444444 }, /* 193 */
|
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{ 0x2e060308, 0x19081919 }, /* 194 */
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{ 0x2e06030c, 0x1919 }, /* 195 */
|
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{ 0x2e060310, 0x4040400 }, /* 196 */
|
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{ 0x2e060314, 0x1010120 }, /* 197 */
|
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{ 0x2e060318, 0x1000100 }, /* 198 */
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{ 0x2e06031c, 0x1 }, /* 199 */
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{ 0x2e060328, 0x1 }, /* 202 */
|
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{ 0x2e060354, 0x11000000 }, /* 213 */
|
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{ 0x2e060358, 0x40c1815 }, /* 214 */
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{ 0x2e060390, 0x30000 }, /* 228 */
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{ 0x2e060394, 0x1000200 }, /* 229 */
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{ 0x2e060398, 0x310040 }, /* 230 */
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{ 0x2e06039c, 0x20002 }, /* 231 */
|
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{ 0x2e0603a0, 0x400100 }, /* 232 */
|
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{ 0x2e0603a4, 0x80108 }, /* 233 */
|
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{ 0x2e0603a8, 0x1000200 }, /* 234 */
|
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{ 0x2e0603ac, 0x2100040 }, /* 235 */
|
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{ 0x2e0603b0, 0x10 }, /* 236 */
|
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{ 0x2e0603b4, 0xe0003 }, /* 237 */
|
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{ 0x2e0603b8, 0x100001b }, /* 238 */
|
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{ 0x2e0603d8, 0xffff0b00 }, /* 246 */
|
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{ 0x2e0603dc, 0x1010001 }, /* 247 */
|
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{ 0x2e0603e0, 0x1010101 }, /* 248 */
|
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{ 0x2e0603e4, 0x10b0101 }, /* 249 */
|
|
{ 0x2e0603e8, 0x10000 }, /* 250 */
|
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{ 0x2e0603ec, 0x4010101 }, /* 251 */
|
|
{ 0x2e0603f0, 0x1010000 }, /* 252 */
|
|
{ 0x2e0603f4, 0x4 }, /* 253 */
|
|
{ 0x2e0603fc, 0x3030101 }, /* 255 */
|
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{ 0x2e060400, 0x103 }, /* 256 */
|
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{ 0x2e0604a4, 0x2020101 }, /* 297 */
|
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{ 0x2e0604a8, 0x10100 }, /* 298 */
|
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{ 0x2e0604ac, 0x1000101 }, /* 299 */
|
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{ 0x2e0604b0, 0x1010101 }, /* 300 */
|
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{ 0x2e0604b4, 0x4030300 }, /* 301 */
|
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{ 0x2e0604b8, 0x8080505 }, /* 302 */
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{ 0x2e0604bc, 0x8020808 }, /* 303 */
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{ 0x2e0604c0, 0x8020e00 }, /* 304 */
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{ 0x2e0604c4, 0xa020e00 }, /* 305 */
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{ 0x2e0604c8, 0x8000f00 }, /* 306 */
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{ 0x2e0604cc, 0xa08 }, /* 307 */
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{ 0x2e0604d0, 0x1010101 }, /* 308 */
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{ 0x2e0604d4, 0x102 }, /* 309 */
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{ 0x2e0604d8, 0x404 }, /* 310 */
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{ 0x2e0604dc, 0x40400 }, /* 311 */
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{ 0x2e0604e0, 0x4040000 }, /* 312 */
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{ 0x2e0604e4, 0x4000000 }, /* 313 */
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{ 0x2e0604e8, 0x10004 }, /* 314 */
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{ 0x2e0604f0, 0xfffff }, /* 316 */
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|
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};
|
|
|
|
/** PI settings **/
|
|
struct dram_cfg_param ddr_pi_cfg[] = {
|
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|
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{ 0x2e06202c, 0x101 }, /* 11 */
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{ 0x2e06203c, 0x1 }, /* 15 */
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{ 0x2e062040, 0x5 }, /* 16 */
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{ 0x2e062064, 0x1000000 }, /* 25 */
|
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{ 0x2e062068, 0xa000001 }, /* 26 */
|
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{ 0x2e06206c, 0x28 }, /* 27 */
|
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{ 0x2e062070, 0x1 }, /* 28 */
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{ 0x2e062074, 0x320005 }, /* 29 */
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{ 0x2e062080, 0x10102 }, /* 32 */
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{ 0x2e062084, 0x1 }, /* 33 */
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{ 0x2e062088, 0xaa }, /* 34 */
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{ 0x2e06208c, 0x55 }, /* 35 */
|
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{ 0x2e062090, 0xb5 }, /* 36 */
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{ 0x2e062094, 0x4a }, /* 37 */
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{ 0x2e062098, 0x56 }, /* 38 */
|
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{ 0x2e06209c, 0xa9 }, /* 39 */
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{ 0x2e0620a0, 0xa9 }, /* 40 */
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{ 0x2e0620a4, 0xb5 }, /* 41 */
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{ 0x2e0620a8, 0x10000 }, /* 42 */
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{ 0x2e0620ac, 0x100 }, /* 43 */
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{ 0x2e0620b0, 0x5050000 }, /* 44 */
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{ 0x2e0620b4, 0x13 }, /* 45 */
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{ 0x2e0620b8, 0x7d0 }, /* 46 */
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{ 0x2e0620bc, 0x300 }, /* 47 */
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{ 0x2e0620c8, 0x1000000 }, /* 50 */
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{ 0x2e0620cc, 0x10101 }, /* 51 */
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{ 0x2e0620d8, 0x10003 }, /* 54 */
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|
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|
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|
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{ 0x2e062484, 0x30000404 }, /* 289 */
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{ 0x2e062488, 0x4191944 }, /* 290 */
|
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{ 0x2e06248c, 0x44300914 }, /* 291 */
|
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{ 0x2e062490, 0x44041919 }, /* 292 */
|
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{ 0x2e062494, 0x19443000 }, /* 293 */
|
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{ 0x2e062498, 0x40419 }, /* 294 */
|
|
{ 0x2e06249c, 0x19194430 }, /* 295 */
|
|
{ 0x2e0624a0, 0x30091404 }, /* 296 */
|
|
{ 0x2e0624a4, 0x4191944 }, /* 297 */
|
|
};
|
|
|
|
/** PHY_F1 settings **/
|
|
struct dram_cfg_param ddr_phy_f1_cfg[] = {
|
|
{ 0x2e064000, 0x4f0 }, /* 0 */
|
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|
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{ 0x2e064014, 0x3000000 }, /* 5 */
|
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{ 0x2e064018, 0x1000001 }, /* 6 */
|
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{ 0x2e06401c, 0x3000400 }, /* 7 */
|
|
{ 0x2e064020, 0x1 }, /* 8 */
|
|
{ 0x2e064024, 0x1 }, /* 9 */
|
|
{ 0x2e064030, 0x10000 }, /* 12 */
|
|
{ 0x2e064038, 0xc00004 }, /* 14 */
|
|
{ 0x2e06403c, 0xcc0008 }, /* 15 */
|
|
{ 0x2e064040, 0x660601 }, /* 16 */
|
|
{ 0x2e064044, 0x3 }, /* 17 */
|
|
{ 0x2e06404c, 0x1 }, /* 19 */
|
|
{ 0x2e064050, 0xaaaa }, /* 20 */
|
|
{ 0x2e064054, 0x5555 }, /* 21 */
|
|
{ 0x2e064058, 0xb5b5 }, /* 22 */
|
|
{ 0x2e06405c, 0x4a4a }, /* 23 */
|
|
{ 0x2e064060, 0x5656 }, /* 24 */
|
|
{ 0x2e064064, 0xa9a9 }, /* 25 */
|
|
{ 0x2e064068, 0xb7b7 }, /* 26 */
|
|
{ 0x2e06406c, 0x4848 }, /* 27 */
|
|
{ 0x2e064078, 0x8000000 }, /* 30 */
|
|
{ 0x2e06407c, 0x4010008 }, /* 31 */
|
|
{ 0x2e064080, 0x408 }, /* 32 */
|
|
{ 0x2e064084, 0x3102000 }, /* 33 */
|
|
{ 0x2e064088, 0xc0020 }, /* 34 */
|
|
{ 0x2e06408c, 0x10000 }, /* 35 */
|
|
{ 0x2e064090, 0x55555555 }, /* 36 */
|
|
{ 0x2e064094, 0xaaaaaaaa }, /* 37 */
|
|
{ 0x2e064098, 0x55555555 }, /* 38 */
|
|
{ 0x2e06409c, 0xaaaaaaaa }, /* 39 */
|
|
{ 0x2e0640a0, 0x5555 }, /* 40 */
|
|
{ 0x2e0640a4, 0x1000100 }, /* 41 */
|
|
{ 0x2e0640a8, 0x800180 }, /* 42 */
|
|
{ 0x2e0640ac, 0x1 }, /* 43 */
|
|
{ 0x2e064100, 0x4 }, /* 64 */
|
|
{ 0x2e06411c, 0x41f07ff }, /* 71 */
|
|
{ 0x2e064120, 0x1 }, /* 72 */
|
|
{ 0x2e064124, 0x1cc0800 }, /* 73 */
|
|
{ 0x2e064128, 0x3003cc08 }, /* 74 */
|
|
{ 0x2e06412c, 0x2000014e }, /* 75 */
|
|
{ 0x2e064130, 0x7ff0200 }, /* 76 */
|
|
{ 0x2e064134, 0x301 }, /* 77 */
|
|
{ 0x2e064140, 0x30000 }, /* 80 */
|
|
{ 0x2e064154, 0x2000000 }, /* 85 */
|
|
{ 0x2e064158, 0x51515042 }, /* 86 */
|
|
{ 0x2e06415c, 0x31c06000 }, /* 87 */
|
|
{ 0x2e064160, 0x6bf000a }, /* 88 */
|
|
{ 0x2e064164, 0xc0c000 }, /* 89 */
|
|
{ 0x2e064168, 0x1000000 }, /* 90 */
|
|
{ 0x2e06416c, 0x10001000 }, /* 91 */
|
|
{ 0x2e064170, 0xc043242 }, /* 92 */
|
|
{ 0x2e064174, 0xf0c1201 }, /* 93 */
|
|
{ 0x2e064178, 0x1000140 }, /* 94 */
|
|
{ 0x2e06417c, 0xc000120 }, /* 95 */
|
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|
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|
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|
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{ 0x2e0659b8, 0x1980000 }, /* 1646 */
|
|
{ 0x2e0659bc, 0x1b700 }, /* 1647 */
|
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{ 0x2e0659c0, 0x1980000 }, /* 1648 */
|
|
{ 0x2e0659c4, 0x1b700 }, /* 1649 */
|
|
{ 0x2e0659c8, 0x1980000 }, /* 1650 */
|
|
{ 0x2e0659cc, 0x1b700 }, /* 1651 */
|
|
{ 0x2e0659d0, 0x1980000 }, /* 1652 */
|
|
{ 0x2e0659d4, 0x20040003 }, /* 1653 */
|
|
};
|
|
|
|
/** PHY_F2 settings **/
|
|
struct dram_cfg_param ddr_phy_f2_cfg[] = {
|
|
};
|
|
|
|
/* ddr timing config params */
|
|
struct dram_timing_info2 dram_timing = {
|
|
.ctl_cfg = ddr_ctl_cfg,
|
|
.ctl_cfg_num = ARRAY_SIZE(ddr_ctl_cfg),
|
|
.pi_cfg = ddr_pi_cfg,
|
|
.pi_cfg_num = ARRAY_SIZE(ddr_pi_cfg),
|
|
.phy_f1_cfg = ddr_phy_f1_cfg,
|
|
.phy_f1_cfg_num = ARRAY_SIZE(ddr_phy_f1_cfg),
|
|
.phy_f2_cfg = ddr_phy_f2_cfg,
|
|
.phy_f2_cfg_num = ARRAY_SIZE(ddr_phy_f2_cfg),
|
|
.fsp_table = { 96, 528 },
|
|
};
|