// SPDX-License-Identifier: GPL-2.0+ OR MIT /* * Copyright 2021 NXP * * Generated code from MX8ULP_DDR_tool */ #include #include /** CTL settings **/ struct dram_cfg_param ddr_ctl_cfg[] = { { 0x2e060000, 0xb00 }, /* 0 */ { 0x2e060028, 0x258100 }, /* 10 */ { 0x2e06002c, 0x17702 }, /* 11 */ { 0x2e060030, 0x5 }, /* 12 */ { 0x2e060034, 0x61 }, /* 13 */ { 0x2e060038, 0xce3f }, /* 14 */ { 0x2e06003c, 0x80e70 }, /* 15 */ { 0x2e060040, 0x5 }, /* 16 */ { 0x2e060044, 0x210 }, /* 17 */ { 0x2e060048, 0x19c7d }, /* 18 */ { 0x2e06004c, 0x101cdf }, /* 19 */ { 0x2e060050, 0x5 }, /* 20 */ { 0x2e060054, 0x420 }, /* 21 */ { 0x2e060058, 0x1010000 }, /* 22 */ { 0x2e06005c, 0x1011001 }, /* 23 */ { 0x2e060060, 0x10000 }, /* 24 */ { 0x2e060064, 0x102 }, /* 25 */ { 0x2e060068, 0xa }, /* 26 */ { 0x2e06006c, 0x19 }, /* 27 */ { 0x2e060078, 0x2020200 }, /* 30 */ { 0x2e06007c, 0x160b }, /* 31 */ { 0x2e060090, 0x10 }, /* 36 */ { 0x2e0600a4, 0x40c040c }, /* 41 */ { 0x2e0600a8, 0x8040614 }, /* 42 */ { 0x2e0600ac, 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