/* SPDX-License-Identifier: GPL-2.0+ */ /* * Copyright 2017 NXP */ #ifndef __ASM_ARCH_IMX8M_DDR_H #define __ASM_ARCH_IMX8M_DDR_H #include #include #include #define DDRC_DDR_SS_GPR0 0x3d000000 #define DDRC_IPS_BASE_ADDR_0 0x3f400000 #define IP2APB_DDRPHY_IPS_BASE_ADDR(X) (0x3c000000 + (X * 0x2000000)) #define DDRPHY_MEM(X) (0x3c000000 + (X * 0x2000000) + 0x50000) struct ddrc_freq { u32 res0[8]; u32 derateen; u32 derateint; u32 res1[10]; u32 rfshctl0; u32 res2[4]; u32 rfshtmg; u32 rfshtmg1; u32 res3[28]; u32 init3; u32 init4; u32 res; u32 init6; u32 init7; u32 res4[4]; u32 dramtmg0; u32 dramtmg1; u32 dramtmg2; u32 dramtmg3; u32 dramtmg4; u32 dramtmg5; u32 dramtmg6; u32 dramtmg7; u32 dramtmg8; u32 dramtmg9; u32 dramtmg10; u32 dramtmg11; u32 dramtmg12; u32 dramtmg13; u32 dramtmg14; u32 dramtmg15; u32 dramtmg16; u32 dramtmg17; u32 res5[10]; u32 mramtmg0; u32 mramtmg1; u32 mramtmg4; u32 mramtmg9; u32 zqctl0; u32 res6[3]; u32 dfitmg0; u32 dfitmg1; u32 res7[7]; u32 dfitmg2; u32 dfitmg3; u32 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struct dram_cfg_param *ddrphy_trained_csr; unsigned int ddrphy_trained_csr_num; /* ddr phy PIE */ struct dram_cfg_param *ddrphy_pie; unsigned int ddrphy_pie_num; /* initialized drate table */ unsigned int fsp_table[4]; }; extern struct dram_timing_info dram_timing; void ddr_load_train_firmware(enum fw_type type); int ddr_init(struct dram_timing_info *timing_info); int ddr_cfg_phy(struct dram_timing_info *timing_info); void load_lpddr4_phy_pie(void); void ddrphy_trained_csr_save(struct dram_cfg_param *param, unsigned int num); void dram_config_save(struct dram_timing_info *info, unsigned long base); void board_dram_ecc_scrub(void); void ddrc_inline_ecc_scrub(unsigned int start_address, unsigned int range_address); void ddrc_inline_ecc_scrub_end(unsigned int start_address, unsigned int range_address); /* utils function for ddr phy training */ int wait_ddrphy_training_complete(void); void ddrphy_init_set_dfi_clk(unsigned int drate); void ddrphy_init_read_msg_block(enum fw_type type); void update_umctl2_rank_space_setting(unsigned int pstat_num); void get_trained_CDD(unsigned int fsp); unsigned int lpddr4_mr_read(unsigned int mr_rank, unsigned int mr_addr); ulong ddrphy_addr_remap(uint32_t paddr_apb_from_ctlr); static inline void reg32_write(unsigned long addr, u32 val) { writel(val, addr); } static inline u32 reg32_read(unsigned long addr) { return readl(addr); } static inline void reg32setbit(unsigned long addr, u32 bit) { setbits_le32(addr, (1 << bit)); } #define dwc_ddrphy_apb_wr(addr, data) \ reg32_write(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + ddrphy_addr_remap(addr), data) #define dwc_ddrphy_apb_rd(addr) \ reg32_read(IP2APB_DDRPHY_IPS_BASE_ADDR(0) + ddrphy_addr_remap(addr)) extern struct dram_cfg_param ddrphy_trained_csr[]; extern uint32_t ddrphy_trained_csr_num; #endif