mirror of
https://github.com/AsahiLinux/u-boot
synced 2024-11-28 23:51:33 +00:00
ARM: dts: stm32: Rework DDR DT inclusion
Adjust the DDR configuration dtsi such that they only generate the DRAM configuration node, the DDR controller node is moved into the stm32mp157-u-boot.dtsi itself. This permits including multiple DDR configuration dtsi files in board DT. Reviewed-by: Patrick Delaunay <patrick.delaunay@st.com> Signed-off-by: Marek Vasut <marex@denx.de> Cc: Manivannan Sadhasivam <manivannan.sadhasivam@linaro.org> Cc: Patrick Delaunay <patrick.delaunay@st.com> Cc: Patrice Chotard <patrice.chotard@st.com>
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Marek Vasut
Patrick Delaunay
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0c27c16495
commit
a8c97f4a00
4 changed files with 248 additions and 137 deletions
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@ -2,156 +2,240 @@
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/*
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/*
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* Copyright : STMicroelectronics 2018
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* Copyright : STMicroelectronics 2018
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*/
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*/
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#include <linux/stringify.h>
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/ {
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&ddr {
|
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soc {
|
config-DDR_MEM_COMPATIBLE {
|
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ddr: ddr@5a003000 {
|
u-boot,dm-pre-reloc;
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u-boot,dm-pre-reloc;
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compatible = "st,stm32mp1-ddr";
|
compatible = __stringify(st,DDR_MEM_COMPATIBLE);
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reg = <0x5A003000 0x550
|
st,mem-name = DDR_MEM_NAME;
|
||||||
0x5A004000 0x234>;
|
st,mem-speed = <DDR_MEM_SPEED>;
|
||||||
|
st,mem-size = <DDR_MEM_SIZE>;
|
||||||
|
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clocks = <&rcc AXIDCG>,
|
st,ctl-reg = <
|
||||||
<&rcc DDRC1>,
|
DDR_MSTR
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<&rcc DDRC2>,
|
DDR_MRCTRL0
|
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<&rcc DDRPHYC>,
|
DDR_MRCTRL1
|
||||||
<&rcc DDRCAPB>,
|
DDR_DERATEEN
|
||||||
<&rcc DDRPHYCAPB>;
|
DDR_DERATEINT
|
||||||
|
DDR_PWRCTL
|
||||||
|
DDR_PWRTMG
|
||||||
|
DDR_HWLPCTL
|
||||||
|
DDR_RFSHCTL0
|
||||||
|
DDR_RFSHCTL3
|
||||||
|
DDR_CRCPARCTL0
|
||||||
|
DDR_ZQCTL0
|
||||||
|
DDR_DFITMG0
|
||||||
|
DDR_DFITMG1
|
||||||
|
DDR_DFILPCFG0
|
||||||
|
DDR_DFIUPD0
|
||||||
|
DDR_DFIUPD1
|
||||||
|
DDR_DFIUPD2
|
||||||
|
DDR_DFIPHYMSTR
|
||||||
|
DDR_ODTMAP
|
||||||
|
DDR_DBG0
|
||||||
|
DDR_DBG1
|
||||||
|
DDR_DBGCMD
|
||||||
|
DDR_POISONCFG
|
||||||
|
DDR_PCCFG
|
||||||
|
>;
|
||||||
|
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clock-names = "axidcg",
|
st,ctl-timing = <
|
||||||
"ddrc1",
|
DDR_RFSHTMG
|
||||||
"ddrc2",
|
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|
||||||
"ddrphyc",
|
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|
||||||
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|
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|
||||||
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|
DDR_DRAMTMG3
|
||||||
|
DDR_DRAMTMG4
|
||||||
|
DDR_DRAMTMG5
|
||||||
|
DDR_DRAMTMG6
|
||||||
|
DDR_DRAMTMG7
|
||||||
|
DDR_DRAMTMG8
|
||||||
|
DDR_DRAMTMG14
|
||||||
|
DDR_ODTCFG
|
||||||
|
>;
|
||||||
|
|
||||||
st,mem-name = DDR_MEM_NAME;
|
st,ctl-map = <
|
||||||
st,mem-speed = <DDR_MEM_SPEED>;
|
DDR_ADDRMAP1
|
||||||
st,mem-size = <DDR_MEM_SIZE>;
|
DDR_ADDRMAP2
|
||||||
|
DDR_ADDRMAP3
|
||||||
|
DDR_ADDRMAP4
|
||||||
|
DDR_ADDRMAP5
|
||||||
|
DDR_ADDRMAP6
|
||||||
|
DDR_ADDRMAP9
|
||||||
|
DDR_ADDRMAP10
|
||||||
|
DDR_ADDRMAP11
|
||||||
|
>;
|
||||||
|
|
||||||
st,ctl-reg = <
|
st,ctl-perf = <
|
||||||
DDR_MSTR
|
DDR_SCHED
|
||||||
DDR_MRCTRL0
|
DDR_SCHED1
|
||||||
DDR_MRCTRL1
|
DDR_PERFHPR1
|
||||||
DDR_DERATEEN
|
DDR_PERFLPR1
|
||||||
DDR_DERATEINT
|
DDR_PERFWR1
|
||||||
DDR_PWRCTL
|
DDR_PCFGR_0
|
||||||
DDR_PWRTMG
|
DDR_PCFGW_0
|
||||||
DDR_HWLPCTL
|
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|
||||||
DDR_RFSHCTL0
|
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|
||||||
DDR_RFSHCTL3
|
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|
||||||
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|
DDR_PCFGWQOS1_0
|
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DDR_ZQCTL0
|
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|
||||||
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|
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|
||||||
DDR_DFITMG1
|
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|
||||||
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|
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|
||||||
DDR_DFIUPD0
|
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|
||||||
DDR_DFIUPD1
|
DDR_PCFGWQOS1_1
|
||||||
DDR_DFIUPD2
|
>;
|
||||||
DDR_DFIPHYMSTR
|
|
||||||
DDR_ODTMAP
|
|
||||||
DDR_DBG0
|
|
||||||
DDR_DBG1
|
|
||||||
DDR_DBGCMD
|
|
||||||
DDR_POISONCFG
|
|
||||||
DDR_PCCFG
|
|
||||||
>;
|
|
||||||
|
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||||||
st,ctl-timing = <
|
st,phy-reg = <
|
||||||
DDR_RFSHTMG
|
DDR_PGCR
|
||||||
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|
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|
||||||
DDR_DRAMTMG1
|
DDR_DXCCR
|
||||||
DDR_DRAMTMG2
|
DDR_DSGCR
|
||||||
DDR_DRAMTMG3
|
DDR_DCR
|
||||||
DDR_DRAMTMG4
|
DDR_ODTCR
|
||||||
DDR_DRAMTMG5
|
DDR_ZQ0CR1
|
||||||
DDR_DRAMTMG6
|
DDR_DX0GCR
|
||||||
DDR_DRAMTMG7
|
DDR_DX1GCR
|
||||||
DDR_DRAMTMG8
|
DDR_DX2GCR
|
||||||
DDR_DRAMTMG14
|
DDR_DX3GCR
|
||||||
DDR_ODTCFG
|
>;
|
||||||
>;
|
|
||||||
|
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||||||
st,ctl-map = <
|
st,phy-timing = <
|
||||||
DDR_ADDRMAP1
|
DDR_PTR0
|
||||||
DDR_ADDRMAP2
|
DDR_PTR1
|
||||||
DDR_ADDRMAP3
|
DDR_PTR2
|
||||||
DDR_ADDRMAP4
|
DDR_DTPR0
|
||||||
DDR_ADDRMAP5
|
DDR_DTPR1
|
||||||
DDR_ADDRMAP6
|
DDR_DTPR2
|
||||||
DDR_ADDRMAP9
|
DDR_MR0
|
||||||
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|
DDR_MR1
|
||||||
DDR_ADDRMAP11
|
DDR_MR2
|
||||||
>;
|
DDR_MR3
|
||||||
|
>;
|
||||||
st,ctl-perf = <
|
|
||||||
DDR_SCHED
|
|
||||||
DDR_SCHED1
|
|
||||||
DDR_PERFHPR1
|
|
||||||
DDR_PERFLPR1
|
|
||||||
DDR_PERFWR1
|
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||||||
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|
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||||||
DDR_PCFGW_0
|
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||||||
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|
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|
|
||||||
DDR_PCFGWQOS0_0
|
|
||||||
DDR_PCFGWQOS1_0
|
|
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DDR_PCFGR_1
|
|
||||||
DDR_PCFGW_1
|
|
||||||
DDR_PCFGQOS0_1
|
|
||||||
DDR_PCFGQOS1_1
|
|
||||||
DDR_PCFGWQOS0_1
|
|
||||||
DDR_PCFGWQOS1_1
|
|
||||||
>;
|
|
||||||
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||||||
st,phy-reg = <
|
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||||||
DDR_PGCR
|
|
||||||
DDR_ACIOCR
|
|
||||||
DDR_DXCCR
|
|
||||||
DDR_DSGCR
|
|
||||||
DDR_DCR
|
|
||||||
DDR_ODTCR
|
|
||||||
DDR_ZQ0CR1
|
|
||||||
DDR_DX0GCR
|
|
||||||
DDR_DX1GCR
|
|
||||||
DDR_DX2GCR
|
|
||||||
DDR_DX3GCR
|
|
||||||
>;
|
|
||||||
|
|
||||||
st,phy-timing = <
|
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||||||
DDR_PTR0
|
|
||||||
DDR_PTR1
|
|
||||||
DDR_PTR2
|
|
||||||
DDR_DTPR0
|
|
||||||
DDR_DTPR1
|
|
||||||
DDR_DTPR2
|
|
||||||
DDR_MR0
|
|
||||||
DDR_MR1
|
|
||||||
DDR_MR2
|
|
||||||
DDR_MR3
|
|
||||||
>;
|
|
||||||
|
|
||||||
#ifdef DDR_PHY_CAL_SKIP
|
#ifdef DDR_PHY_CAL_SKIP
|
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st,phy-cal = <
|
st,phy-cal = <
|
||||||
DDR_DX0DLLCR
|
DDR_DX0DLLCR
|
||||||
DDR_DX0DQTR
|
DDR_DX0DQTR
|
||||||
DDR_DX0DQSTR
|
DDR_DX0DQSTR
|
||||||
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|
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|
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|
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|
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DDR_DX1DQSTR
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|
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|
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DDR_DX2DQSTR
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|
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DDR_DX3DLLCR
|
DDR_DX3DLLCR
|
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DDR_DX3DQTR
|
DDR_DX3DQTR
|
||||||
DDR_DX3DQSTR
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DDR_DX3DQSTR
|
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>;
|
>;
|
||||||
|
|
||||||
#endif
|
#endif
|
||||||
|
|
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status = "okay";
|
status = "okay";
|
||||||
};
|
|
||||||
};
|
};
|
||||||
};
|
};
|
||||||
|
|
||||||
|
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|
||||||
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|
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|
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||||||
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|
||||||
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|
||||||
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|
||||||
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#undef DDR_HWLPCTL
|
||||||
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|
||||||
|
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|
||||||
|
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|
||||||
|
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|
||||||
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|
||||||
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|
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|
||||||
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|
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
|
#undef DDR_DRAMTMG14
|
||||||
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|
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|
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
||||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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||||||
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#undef DDR_PCFGQOS1_1
|
||||||
|
#undef DDR_PCFGWQOS0_1
|
||||||
|
#undef DDR_PCFGWQOS1_1
|
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|
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||||||
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||||||
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||||||
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|
||||||
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|
||||||
|
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|
||||||
|
#undef DDR_DX3DQSTR
|
||||||
|
|
|
||||||
|
|
@ -16,6 +16,7 @@
|
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* address mapping : RBC
|
* address mapping : RBC
|
||||||
* Tc > + 85C : N
|
* Tc > + 85C : N
|
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*/
|
*/
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#define DDR_MEM_COMPATIBLE ddr3-1066-888-bin-g-1x4gb-533mhz
|
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#define DDR_MEM_NAME "DDR3-1066/888 bin G 1x4Gb 533MHz v1.45"
|
#define DDR_MEM_NAME "DDR3-1066/888 bin G 1x4Gb 533MHz v1.45"
|
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|
#define DDR_MEM_SPEED 533000
|
||||||
#define DDR_MEM_SIZE 0x20000000
|
#define DDR_MEM_SIZE 0x20000000
|
||||||
|
|
|
||||||
|
|
@ -16,6 +16,7 @@
|
||||||
* address mapping : RBC
|
* address mapping : RBC
|
||||||
* Tc > + 85C : N
|
* Tc > + 85C : N
|
||||||
*/
|
*/
|
||||||
|
#define DDR_MEM_COMPATIBLE ddr3-1066-888-bin-g-2x4gb-533mhz
|
||||||
#define DDR_MEM_NAME "DDR3-1066/888 bin G 2x4Gb 533MHz v1.45"
|
#define DDR_MEM_NAME "DDR3-1066/888 bin G 2x4Gb 533MHz v1.45"
|
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#define DDR_MEM_SPEED 533000
|
#define DDR_MEM_SPEED 533000
|
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#define DDR_MEM_SIZE 0x40000000
|
#define DDR_MEM_SIZE 0x40000000
|
||||||
|
|
|
||||||
|
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@ -36,6 +36,31 @@
|
||||||
|
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soc {
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soc {
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u-boot,dm-pre-reloc;
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|
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<&rcc DDRCAPB>,
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<&rcc DDRPHYCAPB>;
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"ddrc2",
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|
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|
||||||
};
|
};
|
||||||
};
|
};
|
||||||
|
|
||||||
|
|
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