mirror of
https://github.com/AsahiLinux/u-boot
synced 2024-11-11 23:47:24 +00:00
global: Migrate CONFIG_SH_ETHER_PHY_MODE to CFG
Perform a simple rename of CONFIG_SH_ETHER_PHY_MODE to CFG_SH_ETHER_PHY_MODE Signed-off-by: Tom Rini <trini@konsulko.com>
This commit is contained in:
parent
7c480bab14
commit
85b5511708
9 changed files with 9 additions and 9 deletions
|
@ -23,7 +23,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -16,7 +16,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -22,7 +22,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -19,7 +19,7 @@
|
||||||
/* Network interface */
|
/* Network interface */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0
|
#define CFG_SH_ETHER_PHY_ADDR 0
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_MII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_MII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -22,7 +22,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -23,7 +23,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -24,7 +24,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -24,7 +24,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
|
@ -28,7 +28,7 @@
|
||||||
/* SH Ether */
|
/* SH Ether */
|
||||||
#define CONFIG_SH_ETHER_USE_PORT 0
|
#define CONFIG_SH_ETHER_USE_PORT 0
|
||||||
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
#define CFG_SH_ETHER_PHY_ADDR 0x1
|
||||||
#define CONFIG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
#define CFG_SH_ETHER_PHY_MODE PHY_INTERFACE_MODE_RMII
|
||||||
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
#define CFG_SH_ETHER_CACHE_WRITEBACK
|
||||||
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
#define CFG_SH_ETHER_CACHE_INVALIDATE
|
||||||
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
#define CFG_SH_ETHER_ALIGNE_SIZE 64
|
||||||
|
|
Loading…
Reference in a new issue