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// SPDX-License-Identifier: GPL-2.0+ OR MIT
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/*
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* Copyright 2021 NXP
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* Generated code from MX8ULP_DDR_tool
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*/
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#include <linux/kernel.h>
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#include <asm/arch/ddr.h>
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/** CTL settings **/
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struct dram_cfg_param ddr_ctl_cfg[] = {
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{ 0x2e060000, 0xb00 }, /* 0 */
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{ 0x2e060028, 0x258100 }, /* 10 */
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{ 0x2e06002c, 0x17702 }, /* 11 */
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{ 0x2e060030, 0x5 }, /* 12 */
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{ 0x2e060034, 0x61 }, /* 13 */
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{ 0x2e060038, 0xce3f }, /* 14 */
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{ 0x2e06003c, 0x80e70 }, /* 15 */
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{ 0x2e060040, 0x5 }, /* 16 */
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{ 0x2e060044, 0x210 }, /* 17 */
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{ 0x2e060048, 0x19c7d }, /* 18 */
|
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{ 0x2e06004c, 0x101cdf }, /* 19 */
|
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{ 0x2e060050, 0x5 }, /* 20 */
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{ 0x2e060054, 0x420 }, /* 21 */
|
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{ 0x2e060058, 0x1010000 }, /* 22 */
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{ 0x2e06005c, 0x1011001 }, /* 23 */
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{ 0x2e060060, 0x10000 }, /* 24 */
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{ 0x2e060064, 0x102 }, /* 25 */
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{ 0x2e060068, 0xa }, /* 26 */
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{ 0x2e06006c, 0x19 }, /* 27 */
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{ 0x2e060078, 0x2020200 }, /* 30 */
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{ 0x2e06007c, 0x160b }, /* 31 */
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{ 0x2e060090, 0x10 }, /* 36 */
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{ 0x2e0600a4, 0x40c040c }, /* 41 */
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{ 0x2e0600a8, 0x8040614 }, /* 42 */
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{ 0x2e0600ac, 0x604 }, /* 43 */
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{ 0x2e0600b0, 0x3090003 }, /* 44 */
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{ 0x2e0600b4, 0x40002 }, /* 45 */
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{ 0x2e0600b8, 0xc0011 }, /* 46 */
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{ 0x2e0600bc, 0xb0509 }, /* 47 */
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{ 0x2e0600c0, 0x2106 }, /* 48 */
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{ 0x2e0600c8, 0x8200016 }, /* 50 */
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{ 0x2e0600cc, 0xa0a }, /* 51 */
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{ 0x2e0600d0, 0x4000694 }, /* 52 */
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{ 0x2e0600d4, 0xa0a0804 }, /* 53 */
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{ 0x2e0600d8, 0x4002432 }, /* 54 */
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{ 0x2e0600dc, 0xa0a0804 }, /* 55 */
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{ 0x2e0600e0, 0x4004864 }, /* 56 */
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{ 0x2e0600e4, 0x2030404 }, /* 57 */
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{ 0x2e0600e8, 0x5040400 }, /* 58 */
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{ 0x2e0600ec, 0x80b0a06 }, /* 59 */
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{ 0x2e0600f0, 0x7010100 }, /* 60 */
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{ 0x2e0600f4, 0x4150b }, /* 61 */
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{ 0x2e0600fc, 0x1010000 }, /* 63 */
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{ 0x2e060100, 0x1000000 }, /* 64 */
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{ 0x2e060104, 0xe0403 }, /* 65 */
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{ 0x2e060108, 0xb3 }, /* 66 */
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{ 0x2e060114, 0x94 }, /* 69 */
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{ 0x2e060118, 0x803 }, /* 70 */
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{ 0x2e06011c, 0x5 }, /* 71 */
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{ 0x2e060120, 0x70000 }, /* 72 */
|
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{ 0x2e060124, 0x25000f }, /* 73 */
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{ 0x2e060128, 0x4a0078 }, /* 74 */
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{ 0x2e06012c, 0x4000f9 }, /* 75 */
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{ 0x2e060130, 0x120103 }, /* 76 */
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{ 0x2e060134, 0x50005 }, /* 77 */
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{ 0x2e06013c, 0x505010d }, /* 79 */
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{ 0x2e060148, 0x5050101 }, /* 82 */
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{ 0x2e06014c, 0x1030a }, /* 83 */
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{ 0x2e060150, 0xe000e }, /* 84 */
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{ 0x2e060154, 0x4c004c }, /* 85 */
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{ 0x2e060158, 0x980098 }, /* 86 */
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{ 0x2e060160, 0x3010403 }, /* 88 */
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{ 0x2e060164, 0x4050505 }, /* 89 */
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{ 0x2e060168, 0x3010403 }, /* 90 */
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{ 0x2e060170, 0x3010403 }, /* 92 */
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{ 0x2e060174, 0x3010000 }, /* 93 */
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{ 0x2e0603e8, 0x10000 }, /* 250 */
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{ 0x2e0603ec, 0x4010101 }, /* 251 */
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/** PI settings **/
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struct dram_cfg_param ddr_pi_cfg[] = {
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};
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/** PHY_F1 settings **/
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struct dram_cfg_param ddr_phy_f1_cfg[] = {
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{ 0x2e064008, 0x1030200 }, /* 2 */
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||
|
{ 0x2e0659a4, 0x1b700 }, /* 1641 */
|
||
|
{ 0x2e0659a8, 0x1980000 }, /* 1642 */
|
||
|
{ 0x2e0659ac, 0x1b7cc }, /* 1643 */
|
||
|
{ 0x2e0659b4, 0x1b700 }, /* 1645 */
|
||
|
{ 0x2e0659b8, 0x1980000 }, /* 1646 */
|
||
|
{ 0x2e0659bc, 0x1b700 }, /* 1647 */
|
||
|
{ 0x2e0659c0, 0x1980000 }, /* 1648 */
|
||
|
{ 0x2e0659c4, 0x1b700 }, /* 1649 */
|
||
|
{ 0x2e0659c8, 0x1980000 }, /* 1650 */
|
||
|
{ 0x2e0659cc, 0x1b700 }, /* 1651 */
|
||
|
{ 0x2e0659d0, 0x1980000 }, /* 1652 */
|
||
|
{ 0x2e0659d4, 0x20040003 }, /* 1653 */
|
||
|
};
|
||
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/** PHY_F2 settings **/
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struct dram_cfg_param ddr_phy_f2_cfg[] = {
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};
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/* ddr timing config params */
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struct dram_timing_info2 dram_timing = {
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|
.ctl_cfg = ddr_ctl_cfg,
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||
|
.ctl_cfg_num = ARRAY_SIZE(ddr_ctl_cfg),
|
||
|
.pi_cfg = ddr_pi_cfg,
|
||
|
.pi_cfg_num = ARRAY_SIZE(ddr_pi_cfg),
|
||
|
.phy_f1_cfg = ddr_phy_f1_cfg,
|
||
|
.phy_f1_cfg_num = ARRAY_SIZE(ddr_phy_f1_cfg),
|
||
|
.phy_f2_cfg = ddr_phy_f2_cfg,
|
||
|
.phy_f2_cfg_num = ARRAY_SIZE(ddr_phy_f2_cfg),
|
||
|
.fsp_table = { 96, 528 },
|
||
|
};
|